新一代DDR5 DIMM的五大亮点 下一代服务器内存展望

回顾2020年，在新基建的驱动下，数据中心正迎来发展的新契机。这一趋势加速推动了DDR向更快、更高效的新一代产品迭代，国内各大厂商纷纷布局DDR5内存并力推其广泛商业化。2020年7月14日，JEDEC发布了DDR5 SDRAM标准，标志着整个行业即将向DDR5服务器双列直插式内存模块（DIMM）过渡。DDR5内存带来了一系列重要改进，有望帮助下一代服务器实现更好的性能和更低的功耗。以下是DDR5内存的五大亮点。

数据传输速率提升至6．4 Gb／s

内存带宽的需求增长是永无止境的，而DDR5可满足对速度的不懈追求。DDR4 DIMM在1．6 GHz时钟频率下数据传输速率最高可达3．2 Gb／s，相比之下，最初版本的DDR5就将带宽提高了50％，达到4．8 Gbps。DDR5内存的速率最终将比DDR4内存高出一倍，达到6．4 Gbps。在新增判决反馈均衡器（DFE）等新功能后，DDR5可实现更高的I／O速度。

更低的电压带来更低的功耗

DDR5内存的第二大改良是工作电压（VDD）有所下降，进而带来功耗的相应降低。采用DDR5之后，DRAM、缓冲芯片寄存时钟驱动器（RCD）和数据缓冲器（DB）的供电电压从1．2V下降到1．1V。不过，设计人员在设计产品时也需要注意，工作电压（VDD）降低也意味着抗干扰裕量会变得更小。

全新的供电架构

DDR5内存的第三大改良是供电架构，这也是其中的一项重要变化。DDR5 DIMM将电源管理从主板转移到了内存模块本身，通过板载一个12V电源管理集成电路（PMIC）确保更加精细的系统电源负载。该电路会输出1．1V的工作电压（VDD），借助更好的板载电源控制优化信号的完整性和抗干扰能力。

通道架构更新

DDR5的另一大变化是采用了全新DIMM通道架构。DDR4 DIMM的总线为72位，由64个数据位和8个纠错码位组成。采用DDR5后，每个DIMM模块都有两个通道。每个通道均为40位宽：包括32个数据位，8个纠错码位。虽然数据位宽与上一代相同，总数都是64位，但DDR5的两个通道彼此独立，可提高内存访问效率。此外，DDR5带来了同一内存块刷新的新特性。这一命令允许对每一内存块组的一个内存块进行刷新，而所有其他内存块保持打开状态，以继续正常操作。因此，使用DDR5不仅意味着速率的大幅提升，其更高的效率还会放大数据速率提升所带来的优势。

在DDR5 DIMM架构中，DIMM模块左右两侧各有一个独立的40位宽通道，两个通道共用寄存时钟驱动器。DDR4中，寄存时钟驱动器每侧提供两个输出时钟。而在DDR5中，寄存时钟驱动器每侧提供四个输出时钟。最大密度的DIMM可配备4个DRAM存储器组，每5个DRAM存储器（单面，半通道）为一组，可接收自己对应的独立时钟。每个单面半通道模块对应一个独立时钟的架构能够优化信号完整性，有助于解决VDD降低所导致的抗干扰裕量减小问题。

更高容量

支持更高容量的DRAM模组是DDR5内存的第五大亮点。利用DDR5缓冲芯片DIMM，服务器或系统设计人员可以在单裸片封装模式下中使用高达64Gb的DRAM容量。而DDR4在单裸片封装（SDP）模式下仅支持最高16Gb的DRAM容量。DDR5支持诸如片上纠错码、错误透明模式、封装后修复和读写CRC校验等功能，并支持更高容量的DRAM模组，这也意味着更高的DIMM容量。因此，DDR4 DIMM在单裸片封装下的最大容量为64 GB，而DDR5 DIMM在单裸片封装下的容量则高达256 GB，是DDR4的四倍。

综合优势

DDR5在其前代产品DDR4的基础上进行了重大改进和优化，并在新的内存标准中引入了与提高速度和降低电压相关的多种设计考虑，从而引发了新一轮的信号完整性挑战。设计人员将需要确保主板和DIMM能够处理更高的信号速度，并在执行系统级仿真时检查所有DRAM位置的信号完整性。所幸的是，Rambus等供应商提供的DDR5内存接口芯片能够有效降低主机内存信号负载，在不牺牲时延性能的前提下，使DIMM上的DRAM具有更高的速度和更大的容量。

值得庆幸的是，Rambus的DDR5寄存器时钟驱动器（RCD）改善了从主机内存控制器发送到DIMM的命令和地址信号（CA）的信号完整性。其两个通道的总线都通向寄存时钟驱动器，然后呈扇形散开到DIMM的两侧，有效减少了主机内存控制器观察到的CA总线负载。Rambus的DDR5数据缓冲（DB）芯片将减少数据总线上的有效负载，从而在不牺牲时延性能的情况下，使DIMM上的DRAM具有更大的容量。

作为享誉业界的信号完整性（SI）和电源完整性（PI）领导者，在过去30余年中Rambus始终致力于为市场上最高性能的系统提供解决方案。Rambus DDR5内存接口芯片组可帮助设计人员充分利用DDR5的优势，应对更多数据、全新CA总线和更高时钟速度带来的信号完整性挑战。